사진 왼쪽부터 김형수 부사장(DRAM AE), 조영만 부사장(DRAM PI), 오태경 부사장(1c Tech TF), 조주환 부사장(DRAM 설계), 정창교 부사장(DRAM PE), 손수용 부사장(개발 TEST). / 사진 : SK하이닉스 제공

[대한경제=한형용 기자] 세계 최초로 10나노 6세대(1c) 기술 개발에 성공한 SK하이닉스가 해당 공정을 DDR5 D램은 물론 고대역폭메모리(HBM)에도 확대 적용한다.

SK하이닉스는 10일 자사 뉴스룸을 통해 1c 기술 개발 과정과 혁신 기술 역량, D램 기술 로드맵에 대해 조명하는 임원들의 좌담회 내용을 공개했다. 지난달 29일 1c 미세공정을 적용한 16Gb(기가비트) DDR5 D램을 개발하는 데 성공했다고 밝힌 데 따른 후속 논의다.

이 제품은 고성능 데이터센터에 주로 활용될 예정으로, 내년부터 본격 공급된다.  반도체 업계는 10나노대 D램부터 세대별로 알파벳 기호를 붙여 호칭하고 있다. 1x(1세대), 1y(2세대), 1z(3세대), 1a(4세대), 1b(5세대)에 이어 1c는 6세대 기술이다.

정창교 D램 PE(프로덕트 엔지니어링) 담당 부사장은 1c 기술에서 주요 성능의 수준을 높이는 트리밍 기술을 활용해 수율과 품질을 확보했다고 설명했다. 트리밍 기술은 반도체 설계 변경 없이 전자식 퓨즈(eFuse)를 활용해 성능을 상향시키는 기술이다.

또 1b 플랫폼을 확장하는 방식으로 개발 시간과 시행착오도 줄였다. 1c 테크 태스크포스(TF)에 속한 오태경 부사장은 “1c 기술 개발을 총괄한 1c 테크 TF의 가장 큰 목표는 ‘1등 개발’이었다”며 “이를 위해 이미 우수성이 증명된 1b 플랫폼을 확장하는 방식으로 개발하는 전략을 선택했다”고 밝혔다.

그러면서 “기존의 3단계(테스트ㆍ설계ㆍ양산 준비) 개발 방식을 2단계(설계ㆍ양산 준비)로 효율화했으며, 커패시터 모듈과 같은 고난도의 기술 요소를 양산 공정에서 바로 개발하는 방식을 택했다”고 설명했다.

이를 통해 전 세대 제품 대비 2개월이나 시간을 단축했고, 공정 고도화 과정에서 발생할 수 있는 시행착오도 줄일 수 있었다는 게 SK하이닉스의 설명이다.

1c 기술은 10나노대 초반의 극미세화된 메모리 공정 기술이다. 1c 기술을 적용한 DDR5의 동작 속도는 8Gbps(초당 8기가비트)로 이전 세대인 1b DDR5보다 11% 빨라졌으며, 전력 효율은 9% 이상 개선됐다. 성능뿐만 아니다. SK하이닉스는 EUV 공정에 신소재를 개발해 적용하는 한편 설계 기술 혁신을 통해 공정 효율을 극대화했으며 원가 절감까지 이루어냈다.

아울러 이러한 기술 개발 성공 배경에 대해 ‘유기적인 협업’과 SK하이닉스의 ‘원팀(One Team)’ 정신을 강조했다. 정창교 부사장은 “1c 기술 개발 과정에서 가장 중요한 요소는 원팀 문화였다”며 “많은 기술적 도전을 극복하기 위해 각 조직이 긴밀하게 협력해 문제를 조기 발견했고, 해결했다”고 밝혔다.

오태경 부사장도 “TF 운영을 비롯한 일하는 방식의 변화부터 플랫폼 기반 개발, 조기 양산 팹 운영 전략 등 다방면에 혁신이 더해지며 SK하이닉스의 기술 개발 역량은 점점 더 강해지고 있다고 생각한다”며 “무엇보다 구성원들의 원팀 정신이 모든 성과를 견인했다고 생각한다. 앞서 이야기한 2단계 개발 방식 도입과 EUV 패터닝 성능 및 원가 개선을 위한 신규 소재 개발 등은 탄탄한 협업 체계가 없었다면 성공할 수 없었을 것”이라고 강조했다.

손수용 개발테스트 담당 부사장은 “1c 개발 성공으로 SK하이닉스는 압도적인 기술 경쟁력을 입증했지만 1c DDR5는 시작일 뿐”이라며 “앞으로 1c 기술은 다양한 D램 제품에 적용돼 다양한 고객 니즈에 완벽하게 부응할 것”이라고 말했다.

SK하이닉스는 2026년 개발이 예상되는 7세대 HBM인 HBM4E부터 1c 기술을 적용한다는 계획이다.

한형용 기자 je8day@

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